简介

　　亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一步同位器”，他只能用来对一位异步 信号进行同步。两级触发器可防止亚稳态传播的原理：假设***级触发器的输入不满足其建立保持时间，它在***个脉冲沿到来后输出的数据就为亚稳态，那么在下 一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到 来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：***级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。

　　和普通门电路不同，现在的输出是“过去时”，不是对即时的输入信号作出的反映。欲确实电路好坏，需人为变动一下输入电平——进行置0或置1操作，据输出端做出的反映，确实判断芯片的好坏。一定条件下，我们可以在输入端做出“人为动作”，来迫使输出端作出相应的反应。其实任何器件，都不难找到相应的检修和判断方法，器件的正常工作与否即使如雪泥鸿爪，也总会“有迹可寻”。为此，需要研究触发器的输入电路形式，并据此采用相应的“人为动作”，而不会导致在线器件(如触发器的前级电路)的损坏。

　　当控制信号穿过时钟域时，信号相对于目标时钟域为异步输入。因此，该信号需要同步以满足目的时钟域的建立和保持要求，否则触发器会进入亚稳态。

　　当所有触发器进入复位状态后，将时钟打开一定时间。这时由于有复位端的信号都处于复位状态(即使有时钟也不会工作)，只有无复位信号的触发器工作。

　　那么，如何才能将过去的输入状态反映到现在的输出上呢?「时序电路」到底需要些什么呢?人类总是根据过去的经验，决定现在的行动，这时我们需要的就是—记忆。同样，「时序电路」也需要这样的功能。这种能够实现人类记忆功能的元器件就是触发器。按结构和功能，触发器可以分为RS型、JK型、D型和T型。在这里，我们只讲解比较有代表性的类型，RS型和D型。

　　触发器在时钟脉冲的高电平或低电平期间接收输入信号，这种接收信号的方式称为电平触发。

　　与时钟没有关系，不管时钟上升沿有没有到来，只要复位信号一有效，触发器就会复位，也就是基本上做到实时性;由于与时钟没有关系，因此也可以用在门控时钟里面。

　　异步复位信号a是异步复位信号源，异步复位信号b、c、d是到达触发器的异步信号。我们可以看到，b信号是在本周期就撤离了复位;c信号则由于复位恢复时间不满足，则可能导致触发器输出亚稳态;而d信号则由于延时太长(但是满足了复位去除时间)，在下一个周期才撤离复位。

　　当产生门控时钟的组合逻辑超过一级时，证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象，但实际上仍然可能存在着危险。通常，我们不应该用多级组合逻辑去钟控PLD设计中的触发器。

　　亚 稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个 正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

　　该类电路，即数字电路中的基本RS触发器、同步RS触发器、同步D触发器、主从触发器、边缘触发器等和在此基础之上的时序逻辑电路，而整个数字电路的大厦，也即由组合逻辑电路和时序逻辑电路所构成。

　　上面的设计中，会产生大量组合逻辑，这就带来了大量的延迟从而使乘法器的速率受到限制，为了提高速度，可以采用流水线的方法，将组合逻辑分割成一个一个小的组合逻辑，中间加上触发器用来锁存数据，这样就可以**提高频率，引入触发器**是带来了延迟而已