简介

在实际的数字系统中往往包含大量的存储单元，而且经常要求他们在同一时刻同步动作，为达到这个目的，在每个存储单元电路上引入一个时钟脉冲(CLK)作为控制信号，只有当CLK到来时电路才被“触发”而动作，并根据输入信号改变输出状态。把这种在时钟信号触发时才能动作的存储单元电路称为触发器，以区别没有时钟信号控制的锁存器。

如前所述，***的设计方案，如采用格雷码计数器，同步电路等，可以**减少毛刺，但它并不能完全消除毛刺。 毛刺并不是对所有输入都有危害，例如D触发器的D输入端，只要毛刺不出现在时钟的上升沿并且满足数据的建立和保持时间，就不会对系统造成危害。因此我们可以说D触发器的D输入端对毛刺不敏感。但对于D触发器的时钟端，置位端，清零端，则都是对毛刺敏感的输入端，任何一点毛刺就会使系统出错，但只要认真处理，我们可以把危害降到比较低直至消除。下面我们就对几种具体的信号进行探讨。

*通过一阶的触发器，输出的采样数据存在亚稳态的问题，因此需对采样点作进一步的处理。这里可将四个采样点通过进一步的触发，除掉亚稳态的问题，从而使采样点移到下一个相同的时钟域。通常，亚稳态的去除要经过两三级的处理，这就使得在有效数据输出前会有数位无效的数据，在数据采样的***个阶段，电路检测数据线上数据的传输。当检测到有数据传输时，对传输数据的有效性进行确认。确认数据有效后，输出高电平来指示采样点有数据传输。

早期可编程器件只能实现同步时序电路，在CPLD器件中各触发器的时钟可以异步工作，有些器件中触发器的时钟还可以通过数据选择器或时钟网络进行选择。此外，OLMC内触发器的异步清零和异步置位也可以用乘积项进行控制，因而使用更加灵活

不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中***级触发器的亚稳态信号对下级逻辑造成影响。信号跨时钟域同步：当单个信号跨时钟 域时，可以采用两级触发器来同步;数据或地址总线跨时钟域时可以采用异步fifo来实现时钟同步;第三种方法就是采用握手信号。

但是，波动式时钟，把和电路有关的定时计算变得复杂化。行波时钟将导致在这条时钟链上各触发器的时钟之间，产生较大的时间偏移，并且可能会超出**坏情况下的setup\hold time以及电路中时钟到输出的延时，使系统的实际速度下降。

这时候时钟线必然要离开低偏斜的全局资源并被布线到逻辑门，这里是一个与门。如此时钟线上增加了偏斜，增加偏斜带来的基本问题和我们上一节描述的一样。可以想象，经过与门的延时(dG)再加上走线延时，那么时钟到***一级触发器的延时将会大于信号的逻辑延时(dL)。为了解决这个潜在的问题，必须给逻辑实现和时序分析工具施加一系列约束，这样任何与由逻辑门引入的偏斜有关的时序问题将会得到解决，而且实现也能在实现后得到正确地分析。

异步计数器进位信号是逐步传送的，计数器速度受触发器传输延迟时间和触发器个数这两个因素的影响。当时钟周期小于转换总周期时，异步计数器计数器就无法工作，导致异步计数器的工作频率**降低。

保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间。

CD4013是一个两路D触发器的芯片，本例电路中只用了一路，所以在实际使用中，另外一路的D触发器输入引脚要接至低电平，否则会影响另外一路的正常工作。像其它的带有多路逻辑门的芯片，比如CD4093 CD40106等，没有使用的逻辑门部件都要把输入接地或接电源，有的时候我为了省事或者篇幅有限就把这部分省略了，各位看到后要脑补回去。

组成，其中G1和G2构成基本RS触发器。电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间**缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。

钟控D触发器其实就是D锁存器，边沿D触发器才是真正的D触发器，钟控D触发器在使能情况下输出随输入变化，边沿触发器只有在边沿跳变的情况下输出才变化。