简介

　　因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时 需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入 信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。

　　在进行数字电路设计过程中，一个理想的时钟方案是：由**的全局时钟输入引脚，引入一个主时钟，去驱动电路里面的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。在一些逻辑器件里面(FPGA)，都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。

　　异步重置的比较大问题是它们是异步的，在复位阶段和解复位阶段(复位撤离)都是异步的。复位阶段不是问题，解复位才是问题。如果在触发器的活动时钟边缘或附近释放异步复位，则触发器的输出可能变为亚稳态，这样电路的复位状态可能会丢失，解复位失败。

　　时序逻辑电路按照其触发器是否有统一的时钟控制分为 时序电路和 时序电路。

　　异步复位的同步释放电路也称为复位同步器，这个方法是将外部输入的异步复位信号进行处理，产生另外一个适合用于后面电路的复位信号，这个处理后的复位信号能够异步复位电路中的触发器，又不会存在撤离问题(因为经过了同步);这个异步复位同步释放的处理电路和RTL代码如下所示:

　　FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时 钟的偏差FPGA设计中对时钟的使用?(例如分频等)和抖动，还会使时钟带上毛刺。一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL DLL或DCM，或者把逻辑转换到触发器的D输入(这 些也是对时钟逻辑操作的替代方案)。

　　另一种触发器类型是同步复位，相比较异步复位，同步复位的特点在于复位信号不在敏感列表当中，那么电路结构上就会有特别的反映。

　　异步复位信号a是异步复位信号源，异步复位信号b、c、d是到达触发器的异步信号。我们可以看到，b信号是在本周期就撤离了复位;c信号则由于复位恢复时间不满足，则可能导致触发器输出亚稳态;而d信号则由于延时太长(但是满足了复位去除时间)，在下一个周期才撤离复位。

　　单稳态触发器(用于定时延时整形及一些定时开关中) 多谐振荡器(组成信号产生电路) 施密特触发器(用于TTL系统的接口，整形电路或脉冲鉴幅)

　　组成，其中G1和G2构成基本RS触发器。电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间**缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。

　　恒定迟滞环宽控制的电路工作原理;施密特触发器初始输出高电平，开关管开通，输出电压上升，当上升到电压比较大值时，则施密特触发器输出反转，输出低电平，开关管关断;随后输出电压下降，当下降到电压最小值时，施密特触发器输出再次翻转，输出电平，开关管开通，如此周而复始地运行。

　　比如独热码状态机。如果表示独热码状态的***个触发器比第二个触发器早释放了一个时钟周期，那状态机的状态机会跳转到一个无效的状态。如果所有的表示独热码的寄存器无法在同一个周期内被释放，那状态机肯定会跳转到一个无效的状态。还有一些例子，请读者自己看白皮书。

　　公开了一种路障自动警示灯，包括交流电源、电源电路、光控电路、开关控制电路和触发电路，所述电源电路包括***电阻器、***二极管、可控硅、***电容器和第二电容器;所述光控电路包括电位器和发光晶体管;所述开关控制电路包括触发器集成电路、第二二极管、第三二极管、第四二极管、第五二极管、第三电容器、第四电容器、第二电阻器、第三电阻器和第四电阻器;所述触发电路包括晶体管、晶闸管和电灯泡。本实用新型采用红色闪光灯，闪光频率为每秒二次，采用光控，不用人工管理。本实用新型能够提供一种采用光控管理，夜间自动启动工作，白天自动停止工作;本实用新型还具有电路结构简单工作可靠的优点。