简介

　　对寄存器中的触发器只要求它们具有置1、置0的功能即可，因而无论是用同步RS结构触发器，还是用主从结构或边沿触发结构的触发器，都可以组成寄存器。一般由D触发器组成，有公共输入/输出使能控制端和时钟，一般把使能控制端作为寄存器电路的选择信号，把时钟控制端作为数据输入控制信号。

　　另外，异步信号输入总是无法满足数据的建立保持时间，容易使系统进入亚稳态，所以也建议设计者把所有异步输入都先经过双触发器进行同步化。稳定可靠的时钟是系统稳定可靠的重要条件，我们不能够将任何可能含有毛刺的输出作为时钟信号，并且尽可能只使用一个全局时钟，对多时钟系统要注意同步异步信号和非同源时钟。

　　采用上面时钟延时的设计方法能够解决复位信号不同时到达各个触发器的问题，即解决了复位同步的问题。但如果采用简单的时钟延时方法可能会导致其他的问题，这是因为在大规模集成电路的设计中，为了简化设计和降低面积，并不是每个触发器都会与复位信号直接相连，他们的状态一般是通过临近已复位触发器的时序状态来间接影响的。

　　在同步设计中，通常采用时间延时平衡的方法来保证复位信号到达各个触发器的时间相同。这样需要加很多的延时缓冲器，对芯片的面积、功耗和成本等关键指标带来严重的影响，同时增加了大规模集成电路设计的复杂性。

　　对于一个设计项目来说，全局时钟(或同步时钟)是**简单和**可预测的时钟。在PLD/FPGA设计中比较好的时钟方案是：由**的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。PLD/FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。这种全局时钟提供器件中**短的时钟到输出的延时。

　　数字电路技术基础部分考试内容包括：数字逻辑基础、组合逻辑电路、触发器和时序逻辑电路、脉冲信号的产生和整形。考试具体内容与要求如下：

　　是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果保持时间不够，数据同样不能被稳定的打入触发器，Th就是指这个**小的保持时间。

　　计数器是一种具有计数功能的电路，它主要由触发器和门电路组成，是数字电路系统中使用**多的时序逻辑电路之一。计数器不但可用来对脉冲的个数进行计数，还可以分频、定时控制等。

　　寄存器，是集成电路中非常重要的一种存储单元，通常由触发器组成。在集成电路设计中，寄存器可分为电路内部使用的寄存器和充当内外部接口的寄存器这两类。内部寄存器不能被外部电路或软件访问，只是为内部电路的实现存储功能或满足电路的时序要求。而接口寄存器可以同时被内部电路和外部电路或软件访问，CPU中的寄存器就是其中一种，作为软硬件的接口，为***的通用编程用户所熟知。

　　保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间。

　　触发器实际上就是脉冲电路中的双稳电路，它的电路和功能都比门电路复杂，它也可看成是数字逻辑电路中的元件。目前也已有集成化产品可供选用。常用的触发器有D触发器和J—K触发器。

　　新一代供应链一体化集成实现不同系统数据库的集成，对加入的数据资源实现完全透明访问。这既能保证全局数据的共享，又能保证各数据库管理系统的自治，确保基于异种系统平台实现对异构数据库的查询和联合使用。利用触发机制以分布式方式为各信息系统提供接口，用户将触发控制放置到一个应用程序数据库服务器上，通过本地系统操作数据库从而触发触发器完成不同系统、不同位置数据库数据的更新，其物理位置对外脚本是透明的，它根据实现要求来确定。

　　当产生门控时钟的组合逻辑超过一级(即超过单个的“与”门或“或”门)时，证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象，但实际上仍然可能存在着危险。通常，我们不应该用多级组合逻辑去钟控PLD设计中的触发器。

　　又如在触发器电路中，基本RS触发器作为存储 单元电路是构成其它复杂触发器的基本逻辑单元，如同步RS触发器，是在基本RS触发器的基础上再增加两个与非门形成的。