简介

　　如果通过逻辑的延时(定义为dL)小于时钟线上的延时(dC)，那么就会发生一种情况，即从第二个触发器传输到第三个触发器的信号将会早于时钟正沿到达第三个触发器。所以当时钟正沿到达第三级时，相同信号有可能也由该触发器输出。那么，就会造成一个信号在第二级和第三级上在同一个时钟上升沿时被送出。这个情况将导致电路出现灾难性错误，所以时钟偏斜在时序分析的时候必须要考虑到。需要注意的是时钟偏斜与时钟速度并无关系，这一点很重要。所以，上面描述的信号“飞越”两级触发器的问题发生的时候，是完全无视当前时钟的频率。谨记这个观点，处理时钟偏斜不当，将会给FPGA设计带来灾难性的错误。

　　在任何设计中使用的每个触发器都具有指定的建立和保持时间，或者在时钟上升沿之前和之后法律上不允许更改数据输入的时间。该时间窗口被精确地指定为设计参数，以防止数据信号变得太接近于可能导致输出变为亚稳定的另一同步信号。

　　与普通门、受控门电路相比，前者输入为常态信号，输出状态取决于即时输入;后者输入为“瞬态”信号，有触发特性，输出有保持功能，输出为输入的“过去时”，输入条件成立时输出保持。输入信号存在约束条件，限制了其实用性。RS基本触发器是没有实际应用IC器件的，实际应用器件是在此基础上将性能提升后的IC产品，如同步RS触发器，同步D触发器等系列产品。

　　早期可编程器件只能实现同步时序电路，在CPLD器件中各触发器的时钟可以异步工作，有些器件中触发器的时钟还可以通过数据选择器或时钟网络进行选择。此外，OLMC内触发器的异步清零和异步置位也可以用乘积项进行控制，因而使用更加灵活

　　全书分模拟电子技术篇和数字电子技术篇共12章，分别介绍了半导体器件、放大电路、负反馈放大电路、集成运算放大电路及其应用、逻辑代数基础、逻辑门电路基础、组合逻辑电路、触发器、时序逻辑电路、脉冲单元电路模-数和数-模转换、半导体存储器与可编程逻辑器件。全书有配合每章教学的设计实例、技能题和利用EWB等软件的训练题。

　　这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。

　　在数据时钟恢复时，将到来的数据分别输入到四个触发器，分别用4个不同的相位进行采样，要注意保证从输入引脚到四个触发器的延迟基本一致。

　　恒定迟滞环宽控制的电路工作原理;施密特触发器初始输出高电平，开关管开通，输出电压上升，当上升到电压**大值时，则施密特触发器输出反转，输出低电平，开关管关断;随后输出电压下降，当下降到电压**小值时，施密特触发器输出再次翻转，输出电平，开关管开通，如此周而复始地运行。

　　一般集成电路的复位过程是一个暂态过程，其实电路中的触发器是否同时复位并不重要，重要的是当各个触发器离开复位状态时需要同步。

　　让用户活跃起来，我们就要了解用户行为驱动背后的原因，我们需要关注决定并做一件事这一过程背后的心理学。只有当我们理解了左右人类行为的更广阔的机制，我们才能够去创造可用的设计，并且开始用户研究。所以我们可以从心理学出发，分析用户行为原因的模型，它就是福格行为模型(BJ Fogg’s behavior model)。它认为要让一个行为发生，必须同时具备三个元素：动机、能力和触发器。也就是说，只有当一个人有足够的动机，并且有能力去做到，而且有能触发用户行动的触发器来提醒的时候，一个行为才**终可能发生。

　　D触发器可以由两个D锁存器构成，驱动时钟的相位相反，前面的D锁存器称为主锁存器，后面的D锁存器称为从锁存器，因此D触发器也可以称为主从触发器。