简介

　　两级触发器可防止亚稳态传播的原理：假设***级触发器的输入不满足其建立保持时间，它在***个脉冲沿到来后输出的数据就为亚稳态，那么在下 一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到 来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。

　　复位信号在数字电路里面的重要性仅次于时钟信号。对电路的复位往往是指对触发器的复位，也就是说电路的复位中的这个“电路”，往往是指触发器，这是需要注意的。有的电路需要复位信号，就像是有的电路需要时钟信号那样，而有的电路是不需要复位信号的。复位又分为同步复位和异步复位，这两种各有优缺点。下面我们主要来说说复位信号的用途和不需要复位信号的情况。

　　同步复位逻辑将综合较小的触发器，但是组合逻辑门数会增加。时钟可以滤除复位信号的毛刺，但是如果这些毛刺发生在有效时钟边沿附近，则触发器可能会变成亚稳态。在某些设计中，复位必须由一组内部逻辑生成的。建议对这些类型的设计进行同步复位，因为它会过滤时钟之间的毛刺。

　　门电路是构建组合逻辑电路的基础，而锁存器和触发器是构建时序逻辑电路 的基础。门电路是由晶体管构成的，锁存器是由门电路构成的，而触发器是由锁 存器构成的。也就是晶体管->门电路->锁存器->触发器 前一级是后一级的基础。 锁存器和触发器它们的输出都不仅*取决于目前的输入，而且和之前的输入和输 出都有关系。

　　异步电路:电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。

　　这时候时钟线必然要离开低偏斜的全局资源并被布线到逻辑门，这里是一个与门。如此时钟线上增加了偏斜，增加偏斜带来的基本问题和我们上一节描述的一样。可以想象，经过与门的延时(dG)再加上走线延时，那么时钟到***一级触发器的延时将会大于信号的逻辑延时(dL)。为了解决这个潜在的问题，必须给逻辑实现和时序分析工具施加一系列约束，这样任何与由逻辑门引入的偏斜有关的时序问题将会得到解决，而且实现也能在实现后得到正确地分析。

　　根据各级触发器时钟端的连接方式可以将时序电路分为同步/异步。

　　亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

　　电路设计的难点在时序设计，时序设计的实质就是满足每一个触发器的建立/保持时间的而要求。

　　通常用阵列时钟构成门控时钟。门控时钟常常同微处理器接口有关，用地址线去控制写脉冲。然而，每当用组合函数钟控触发器时，通常都存在着门控时钟。如果符合下述条件，门控时钟可以象全局时钟一样可靠地工作：

　　触发器?是可以产生0或1输出的电路，它的值一直保持不变，除非其他电路过来的临时脉冲使其改变另一个值。换句话说，在外界刺激下输出值在两个值之间相互转换。

　　所以，我们的结论就是，由于门电路的延时和触发器的电路结构，建立时间和保持时间是一定存在的，否则就不能满足触发器的功能要求。

　　开发便捷灵活 - 用户开发在过程中配合函数业务模板的使用。只需关注业务逻辑的实现，并通过触发器组合各项业务服务。业务开发简化为各个单一函数逻辑编写。部署及更新操作简化为上传代码。业务维护颗粒度更细。

　　影响动态功耗的一个重要因素：翻转率。降低翻转率，就可以动态功耗。D触发器的翻转是根据时钟上升沿或者下降沿来翻转的，那么就有牛人想到如果在D触发器需要保持不变的时候，我不让时钟翻转，那么D触发器就不会翻转，不就降低了翻转率从而降低了动态功耗了么?