简介

亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一步同位器”，他只能用来对一位异步 信号进行同步。两级触发器可防止亚稳态传播的原理：假设***级触发器的输入不满足其建立保持时间，它在***个脉冲沿到来后输出的数据就为亚稳态，那么在下 一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到 来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：***级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。

拉贝艾那本书，第七章有讲，几种比较常见的D触发器。我们在做项目的时候还会在时钟输入和数据输出各多加一级反相器，以降低时钟负载同时提升带载能力，避免负载电容过大或者存在电流竞争时触发器数据被改写。

异步设计不是总能满足(它们所馈送的触发器的)建立和保持时间的要求。因此，异步输入常常会把错误的数据锁存到触发器，或者使触发器进入亚稳定的状态 在该状态下，触发器的输出不能识别为l或0。如果没有正确地处理，亚稳性会导致严重的系统可靠性问题。

在许多应用中，整个设计项目都采用外部的全局时钟是不可能或不实际的。PLD具有乘积项逻辑阵列时钟(即时钟是由逻辑产生的)，允许任意函数单独地钟控各个触发器。然而，当你用阵列时钟时，应仔细地分析时钟函数，以避免毛刺。

在做DFT的时候，如果异步复位信号不能直接被I/O引脚驱动，就必须将异步复位信号和后面的的被驱动电路断开，用来保证DFT扫描和测试能够正确进行。两个同步复位触发器不应该包含在扫描链种，需要手动测试。

时钟被门控后，这个被门控的新网络所驱动的所有时钟端口都应该至少被认为是一个新的时钟域。同系统时钟一样，这个新的时钟网络到该时钟域的所有触发器都需要一个低偏斜的路径。对于ASIC设计者来说，这些低偏斜时钟走线可能已经内置在用户时钟树中，但是对于FPGA设计者来说这将成为问题，因为FPG**内低偏斜走线资源不但数量有限，而且分布固定。因此，我们说门控时钟在给设计引入新的时钟域同时，还给FPGA设计者增加了设计上的难度。本节后面我们来介绍由门控时钟引入的这些问题。

对芯片尺寸减小的持续需求给布局工程师带来了挑战，如何设计更好且高性能的集成电路成为焦点。芯片内部功耗是其总功耗的一部分，随着工艺技术节点的微缩，处理这一功耗变得越来越具有挑战性。有许多方法已被用于降低工业应用中的内部功耗。本文将讨论IC设计中多位触发器的使用，以减少芯片的功耗。我们还将讨论使用多位触发器(MBFF)时遇到的其他设计挑战以及克服它们的方法。

先来简单说说无线触发器的工作原理，投影机开启时，触发器检测投影机交流输入端有电流通过时，触发器自动发射无线信号给电动投影幕，电动投影幕自动下降;当关闭投影机后，触发器检测投影机交流输入端无电流通过，此事触发器自动发射无线型号给电动投影幕，让银幕自动收回。

过去有很长一段时间，客服部门都是单兵作战，但事实是30%的客户问题需要多部门协同解决。智齿客服工单系统为了满足工单在客服系统中自动流转的需求，新增了流转触发器模块，当工单被创建或被更新时，工单会自动匹配流转触发器。若问题工单符合流转触发器的条件，将会自动执行触发器的动作，当建立多个流转触发器时，工单按照执行顺序匹配流转触发器，工单自定义分类**多可支持三级分类。除此之外，为满足企业工单在客服系统中定时处理的需求，新增定时触发器模块，每个整点时，工单会自动匹配定时触发器。若工单符合定时触发器的条件，将会自动执行触发器的动作。当建立多个定时触发器时，工单按照执行顺序匹配定时触发器。

常用方法之一是在源时钟域和目标时钟域之间采用两级触发器同步器。 如果***个触发器进入亚稳态，那么***个触发器中的Q值是未知的，即1或0(仿真中的“x”)。

D触发器可以由两个D锁存器构成，驱动时钟的相位相反，前面的D锁存器称为主锁存器，后面的D锁存器称为从锁存器，因此D触发器也可以称为主从触发器。